Kopioi artikkelin PDF-versio
Järjestelmäpiirien (System-on-Chip, SoC) suunnittelussa tavoitteena on hyödyntää miljardien transistorien kapasiteettia, jota uudet piirisukupolvet tarjoavat. Suunnittelun ongelmat ovat siirtymässä lohkoista niiden väliseen johdotukseen, eli laajemmin piirinsisäiseen kommunikaatioon. Tämä on aivan uusi suunnittelun lähtökohta.
Johdotuksen suunnittelun merkitystä lisäävät entistä tiheämmät piiriteknologiat, suurten digitaalipiirien sisäiset häiriöt ja entisestään kasvavat kellotaajuudet. Suomalaisittain merkittävissä sovelluksissa järjestelmäpiiri toimii usein sovittimena yksilön ja globaalisuuden välissä, ja sen ääripäät ovat kehittyneet moniaistikäyttöliittymät ja toisaalla laajakaistainen tiedonsiirto.
Keskittyminen tyyppisovelluksiin mahdollistaa kehitetyn tietämyksen, menetelmien ja arkkitehtuurien uudelleenkäytön. Korkealla tasolla suunnittelun pohjana ovat virtuaaliarkkitehtuurit, joista siirrytään asteittain kohti fyysistä toteutusta.Uusien haasteiden edessä on keskeistä kehittää kansallisen osaamisen tasoa ja infrastruktuuria. Tähän kuuluu väistämättä myös monitieteinen yhteistyö ja tutkimuksen kansainvälistyminen.
Alan tutkimusta tehdään Tampereen teknillisen korkeakoulun Digitaali- ja tietokonetekniikan laitoksella useissa projekteissa. Suomen Akatemian rahoittamat GIGATRAN (Flexible On-Chip Communication and Interconnect Schemes for Gigatransistor System-on-Chip) ja COMPAKA (Communication Platform Architectures for Gigascale Integration) kehittävät piirinsisäistä kommunikaatiota useiden prosessorien muodostamissa järjestelmissä pääasiassa pakettiverkkoihin perustuen.
Jälkimmäisen projektin sisarprojektissa, TEKES-rahoitteisessa COMPLAINissa, on osallistujana myös Turun Yliopiston Elektroniikan ja tietotekniikan laboratorio. Laboratorion osaamistaustaan kuuluvat muun muassa asynkroninen tiedonsiirto synkronisten alijärjestelmien välillä ja teknologian fyysisiin ominaisuuksiin perustuva suorituskykymallinnus. TTKK:n ryhmän osaamisalue on puolestaan DSP- ja RISC-prosessoriarkkitehtuurit ja niihin perustuvat digitaalisen tiedonsiirron järjestelmät.
COMPLAIN-COMPAKA-projektipari on osa suomalais-ruotsalaista EXSITE-ohjelmaa ja ne toimivat yhteistyössä tukholmalaisen KTH:n kanssa. Kaikki kolme yliopistoa ovat myös mukana EU:n rahoittamassa SoC-Mobinet-projektissa (System-on-Chip for Mobile Internet), jossa tutkimustyön lisäksi kehitetään alan opetusta ja täydennyskoulutusta eurooppalaisena yhteistyönä. Suomalaisilla yrityksillä on avoin valtakirja päästä osalliseksi projektiin osarahoittamalla lopputyö --tai väitöstutkimusta.
TTKK:lta on lisäksi kaksi tekniikan tohtoria post-doc-tutkijana maailmankuulussa Berkeley Wireless Research Centerissä (BWRC) Kaliforniassa ja korkeakoululla on kahdenvälistä yhteistyötä monien eurooppalaisten alan huippuyliopistojen kanssa.
Eräs Suomen SoC-alan näkyvimpiä aktiviteetteja on vuosittainen SoC-seminaari Tampereella, jossa kutsuttuina luennoijina ovat maailmanluokan asiantuntijat. TTKK ja Turun Yliopisto ovat pääroolissa myös uudessa valtakunnalisessa TELESOC-tutkijakoulussa (Telecommunication System-on-Chip Integration), jossa osallistujina on yhteensä 11 laitosta ympäri Suomen. Nämä kaikki ovat osa infrastruktuuria, joka tarvitaan Suomen SoC-osaamisen nostamiseksi alan kansainväliseen kärkeen.
Suunnittelun uudet painopisteet
Järjestelmäpiirien suunnittelussa on jo pitkään pyritty nopeuttamaan suunnittelua siirtymällä käyttämään valmiita IP-lohkoja. Niiden käytössä on edelleen useita ainakin osittain ratkaisemattomia ongelmia esimerkiksi lohkojen varmentamisessa ja liittämisessä osaksi suurempaa järjestelmää. Suurten järjestelmäpiirien onnistuneessa toteutuksessa ei kuitenkaan ole enää kysymys pelkästään sopivien IP-lohkojen valitsemisesta ja niiden rajapintojen sekä toimintojen sovittamisesta. Ennenkaikkea kysymys on lohkojen välisen kommunikaation varmentamisesta ottaen huomioon suunnitteluun vaikuttavat uudet, piirin fyysisistä ominaisuuksista johtuvat ongelmat.
Sovellusten määrän dramaattinen kasvu sekä tiukentuneet vaatimukset järjestelmän tehonkulutukselle, nopeudelle ja pinta-alalle asettavat todellisen haasteen järjestelmäsuunnittelijalle. Markkinoiden hektisyys taas asettaa suunnittelun kestolle rajat: moniin iteraatiokierroksiin ei ole enää varaa. Tavoite onkin suunnitella järjestelmä toimivaksi mahdollisimman korkealla hierarkiatasolla. Tämän jälkeen suunnittelija valitsee vaatimukset täyttävät IP-lohkot, jotta tarvittava toiminnallisuus ja tiedonsiirto saadaan toteutettua.
Tulevaisuuden järjestelmäpiireissä koko piirille yhteinen kello ei enää ole sopivin ratkaisu, vaan on siirryttävä piiriarkkitehtuureihin, jotka toimivat synkronisesti ainoastaan paikallisten IP-lohkojen tai alijärjestelmien klustereissa. Piirin yleinen tiedonsiirto perustuu asynkronisiin siirtoprotokolliin, joihin kuuluu olennaisena osana tiedon siirtäminen paikasta toiseen paketteina sekä pakettien puskurointi synkronisten ja asynkronisten osien rajapinnassa.
Alijärjestelmien sisäisellä toiminnalla tai rakenteella ei ole suurta merkitystä kunhan ne on valittu sopivasti kyseistä sovellusta ajatellen. Näin yksittäinen alilohko voi pohjautua esimerkiksi prosessoriverkkoihin, DSP-, RISC- tai TTA-prosessoreihin tai voi muodostaa oman alijärjestelmistä koostuvan kokonaisuutensa alemmalla hierarkiatasolla. Yksittäinen alijärjestelmä voi yhä useammin muodostaa oman moniprosessoriympäristönsä, jossa on useita suorittimia ja joka käsittää laitteiston lisäksi myös siihen kuuluvan ohjelmiston.
Arkkitehtuureille on myös ominaista hierarkisuus: järjestelmässä on vähintään kaksi hierarkiatasoa, joista alemmalla toimitaan yhteisen kontrollin alaisuudessa mahdollisesti yhteisen kellon ohjaamana, kun taas ylemmällä hierarkiatasolla ei ole yhteistä kontrollia tai synkronointia. Tällaisesta järjestelmästä käytetään nimitystä Globally Asynchronous, Locally Synchronous (GALS). Paikallinen kommunikaation kontrolli on tarpeellinen asynkronisessakin tapauksessa, koska sitä tarvitaan fyysisten ominaisuuksien hallintaan. On tarpeen esimerkiksi estää useiden asynkronisten siirtopurskeiden tapahtuminen piirin tietyssä osassa yhtaikaa, koska tämä aiheuttaisi häiriöpiikin tehonsyöttöön. Riippuen lohkojen klusteroinnista ja niiden kontrolloinnista, järjestelmässä voi olla myös huomattavasti useampia hierarkiatasoja.
Keskeinen haaste paikallisista synkronisista yksiköistä koostuvan asynkronisen GALS-järjestelmän toteuttamisessa on kommunikaatio-IP-lohkojen suunnittelu. Näiden liitäntäkomponenttien tehtävänä on siirtää dataa asynkronisesti synkroniselta yksiköltä toiselle. Kyseisten lohkojen tulee olla luotettavia ja suorituskykyisiä erilaisissa ympäristöissä, joissa suorituskykyvaatimukset sekä siirtonopeudet voivat vaihdella suuresti. Tärkeä ominaisuus on myös lohkojen modulaarisuus ja siirrettävyys uusin teknologioihin mahdollisimman pienellä suunnittelupanoksella. Tästä syystä kommunikaatio-IP on rakennettava siten että toiminta on mahdollisimman riippumatonta piirielementtien viiveistä.
Asynkroninen kommunikaatiokanava, jonka avulla data siirretään, perustuu itseajoittuviin (self-timed) kättelysignaaleihin. Kommunikaatiokanavassa datan absoluuttisella siirtoviiveellä ja synkronisten yksiköiden nopeuseroilla ei ole toiminnan kannalta merkitystä, sillä siirtoprosessi on täysin kontrolloitu kättelysignaalien avulla. Johtojen reitityksen helpottamiseksi on kanavissa pyrittävä mahdollisimman pieneen signaalien lukumäärään. Tästä syystä on kiinnitettävä erityistä huomiota käytettävään signalointiprotokollaan sekä tehokkaaseen data- ja kontrollilinjojen multipleksaukseen. Kommunikaatiokanavat systeemin eri väylissä voidaan toteuttaa eri tavoilla, käyttäen hyväksi esimerkiksi perinteistä tai differentiaalista jännitemuotoista tai vaihtoehtoisesti virtamuotoista signalointia, riippuen siirtoetäisyydestä sekä tarvittavasta siirto nopeudesta.
Asynkroninen rakenne mahdollistaa eri väylissä tapahtuvan datasiirron lomitukseen perustuvan tehonkulutuksen piikkien globaalin kontrolloinnin. Tällöin saavutetaan tasaisempi tehonkulutuksen jakauma, josta puuttuvat korkeat piikit. Näin saadaan pienennettyä piirin kallisarvoista pinta-alaa, sillä piirin sisäiset nopeita virranvaihteluita suodattavat kondensaattorit, jotka perinteisesti vaativat merkittävän osan piirin pinta-alasta, voidaan tehdä pienemmiksi. Kontrollointi toteutetaan siten, että kullekin kommunikaatio-IP-lohkoille jaetaan asynkronisesti eriaikaisia datansiirtoikkunoita, joiden sisällä kunkin yksikön datansiirron tulee tapahtua. Datansiirtoikkunoiden jakelutaajuutta eri yksiköille voidaan priorisoida niiden tarvitseman kaistanleveyden perusteella.
Tulevaisuuden integroiduissa digitaalijärjestelmissä fysikaalinen ja sähköinen mallintaminen tulevat erittäin tärkeiksi. Yksittäisten transistorien ja loogisten elementtien tehonkulutus ja viive pienenevät teknologian kehittyessä, kun taas johtimien, etenkin pitkien, kohdalla kehitys on päinvastainen. Myös tämä pakottaa suuntaamaan suunnittelun painopistettä yhä enemmän logiikan ja toiminnallisten lohkojen suunnittelusta johdinverkoston ja tiedonsiirtoon käytettävien elementtien suunnitteluun.
Suunnittelun uudet painopisteet vaativat myös suunnittelumenetelmien kehittämistä ja painottamista uuteen suuntaan. Tulevaisuuden piirisuunnittelua voidaankin verrata perinteiseen tietoliikennejärjestelmien suunnitteluun. Tietoliikennejärjestelmien suunnittelusta tutun OSI-mallin mukaisesti suurten järjestelmäpiirien globaali toiminta voidaan jakaa useisiin kerroksiin. Etenkin OSI-mallin kerrokset 1 (physical), 2 (data link) ja 3 (network) ovat laitteistosuunnittelijan kannalta olennaisia. Näiden kerrosten määrittelyt kattavat alijärjestelmien välisessä kommunikaatiossa tietovuon kytkennän ja reitityksen piirin läpi (network-kerros), tiedon esitystavan kahden kommunikaatiosolmun välillä (data link -kerros) sekä kommunikaatiosolmujen välisten fyysisten kytkentöjen signaloinnin ja muiden ominaisuuksien suunnittelun (physical-kerros).
Järjestelmäpiirin suunnitteluvuo
Suurten järjestelmäpiirien suunnittelu alkaa sopivien alilohkojen valinnasta. Lohkot voivat olla peräisin omista aiemmista suunnitteluprojekteista tai ne voidaan ostaa oman yrityksen muilta suunnitteluryhmiltä tai täysin ulkopuolisilta valmistajilta.
Jotta suunnitteluprosessi olisi skaalautuva ja kaikilta osiltaan uudelleenkäytettävä, myös piirin kommunikaatio-osa tulee koota aiemmin suunnitelluista ja varmennetuista IP-lohkoista, kommunikaatio-IP:stä. Tämä tarkoittaa, että myös kommunikaatiorakenteet täytyy toteuttaa noudattaen samoja uudelleenkäytön periaatteita, joita tällä hetkellä yritetään soveltaa toiminnallisten IP-lohkojen toteutuksessa.
Piirin arkkitehtuuri suunnitellaan kahdessa vaiheessa. Ensin muodostetaan järjestelmän virtuaaliarkkitehtuuri (platform), jossa valitut alilohkot kytketään toisiinsa virtuaalijohdoilla. Virtuaalijohto määrittää ainoastaan piirin kytkentöjen alku- ja loppupisteet ottamatta mitään kantaa fyysisten johdotusten ominaisuuksiin tai reititykseen. Yksittäisen lohkon näkökulmasta tämä on aivan riittävä tieto, sillä lohkolle riittää että tieto siirtyy oikeaan paikkaan oikeaan aikaan.
Virtuaalijohtojen lukumäärä mitoitetaan siten, että jokaisen alijärjestelmän kommunikaation tarve voidaan tyydyttää. Suunnittelussa voidaan käyttää apuna aiemmin hyväksi havaittuja virtuaaliarkkitehtuureja ja ainoastaan hienosäätää niitä tarpeen vaatiessa. Virtuaaliarkkitehtuurin ja virtuaalijohtojen tiedonsiirtokapasiteetista ja lohkojen tiedonsiirron ominaispiirteistä tarvitaan tässä vaiheessa mallit, jotka ovat riittävät, mutta eivät kuitenkaan liian yksityiskohtaiset. Näin on mahdollista arvioida nopeasti kyseisen virtuaaliarkkitehtuurin käyttäytyminen ja tarpeen vaatiessa muuttaa arkkitehtuuria. Suunnittelun tämä vaihe vastaa järjestelmän mallintamista OSI-mallin kerroksessa 3. Päätettäviin asioihin kuuluu alilohkojen ja virtuaalijohtojen määrän sekä kytkentöjen lisäksi kommunikaatioverkossa kulkevien pakettien reititys ja hallinta.
Kun virtuaaliarkkitehtuuri on muodostettu ja varmennettu network-tasolla toimivaksi, suunnittelussa siirrytään seuraavaksi alemmalle tasolle. Data link-kerrosta suunniteltaessa päätetään jokaisen virtuaalijohdon ominaisuudet puskuroinnin sekä virheiden havaitsemisen ja korjaamisen osalta. Kasvavien häiriöiden vuoksi ei voida enää olettaa, että tieto siirtyisi perinteiseen tapaan paikasta toiseen ilman tiedonsiirtovirheitä. Tulevaisuudessa joudutaan myös päättämään, onko 100-prosenttisesti virheetön tiedonsiirto tarpeen vai voidaanko hyväksyä tiedon virheellisyys tai häviäminen tietyissä rajoissa.
Physical-kerroksessa (OSI kerros 1) määritellään fysikaaliset ja sähköiset rajat tiedonsiirrolle. Bittivirran nopeus eli kanavan kapasiteetti riippuu kanavan sähköisistä ja fysikaalisista ominaisuuksista sekä yksittäisten johtimien lukumäärästä kyseisessä kanavassa. Tekijät kuten signaali/kohina -suhde, kanavassa tapahtuva vaimeneminen, heijastukset kanavan päissä, signaalin ylikuuluminen kanavan eri johtimien välissä, resonanssihäiriöt, määrittelevät miten nopeasti kanavassa voidaan siirtää informaatiota luotettavasti. Tämä antaa tietoa Data Link -kerroksen suunnittelua varten, esimerkiksi millaisen bittijonon siirtäminen kanavassa vaatii todennäköisesti virheenkorjausta. Jos bittijonossa tapahtuu jatkuvia transitioita loogisen ykkösen ja nollan välillä, kanavan kapasitiivinen kuorma aiheuttaa viivettä ja jotkut bitit saattavat jäädä vastaanottimessa huomioimatta tai tulla tulkituiksi väärin.
Physical-kerroksen suunnitteluun kuuluu myös huolehtiminen tarpeellisista toistimista kanavassa, jotta yksittäinen signaali tai bittijono saadaan mahdollisimman puhtaana perille vastaanottimeen. Niinikään johtim(i)en fyysinen mitoitus yhdessä toistimien ja, mikäli mahdollista, johtimien lisäämisen ohella edesauttaa signaalin/bitin puhdasta siirtoa kanavassa.
Arkkitehtuurien fysikaalinen mallintaminen
Arkkitehtuurien fysikaalisella mallintamisella pyritään karkeasti selvittämään, kykeneekö kyseinen arkkitehtuuri suoriutumaan tehtävästä sovelluksen vaatimassa ajassa täyttäen muutkin mahdolliset kriteerit. Jos tämä onnistuu, voidaan arkkitehtuurin sisäisiä rakennelohkoja arvioida ja, ei suunnitella hienojakoisemmin.
Jos esimerkiksi arkkitehtuurissa käytettävien väylien määrä tai väylän leveys bitteinä ei ole täysin kiinnitetty, voidaan tehdä suorituskykyvertailua erilaisilla sanan leveyksillä tai eri määrillä väyliä. Ensin on siis selvitettävä, kykeneekö kyseinen arkkitehtuuri ylipäätään suorittamaan annetun tehtävän tai algoritmin, ja sen jälkeen optimoidaan toiminta arkkitehtuurin sisällä mahdollisimman tehokkaaksi.
Fysikaalisen mallin pääelementit ovat arkkitehtuurin vaatima pinta-ala, viive ja tehonkulutus. Lisäksi yhä tärkeämpiä suunnittelukriteereitä tulevaisuuden integroiduissa digitaalijärjestelmissä ovat kohina, sekä sisäinen että ulkoinen, ja kellosignaalin viive eri kohdissa piiriä. Nämä kaksi tekijää vaikuttavat merkittävästi arkkitehtuurisuunnitteluun.
Kutistuvat metallijohtimet piirillä aiheuttavat sen, että kellosignaali saattaa tulla hyvinkin eri aikaan piirin eri kohtiin, ja mikäli kyseiset piirin osat on tahdistettu yhteisen kellon mukaan, alkaa esiintyä ajoituksellisia ongelmia. Tehonsyötössä esiintyvä kohina taas saa aikaan toiminnallisten elementtien, kuten loogisten porttien tai yksittäisten transistorien kytkeytymisen eri aikoihin, mikä aiheuttaa toiminnallisia virheitä.
Jos kohinan taso piirillä ei saa ylittää tiettyä arvoa, täytyy kohinalähde sulkea fyysisesti pois häiriöherkistä piirin osista (esim. analogiaosat). Jos kohina aiheutuu toiminnasta itsestään, täytyy arkkitehtuuri suunnitella uudelleen. Esimerkiksi tehonsyötön johtimien leveyttä kasvatettaessa tai niiden määrää lisättäessä saadaan jännitteenvaihtelua tehonsyötössä pienennettyä. Tämä vaikuttaa kuitenkin varsinaisten signaalien johdottamiseen tarjolla olevaan kapasiteettiin, ja monesti joudutaankin piirin pinta-alaa johdotuksellisista syistä kasvattamaan. Tulevaisuudessa teknologian kehittyessä voidaan todennäköisesti käyttää kokonaisia metallitasoja tehon jakeluun ja tämä pienentää tehonsyöttöverkostolle aiheutuvia ongelmia.
Eräs ongelma koostettaessa aikaisemmin mainittua virtuaaliarkkitehtuuria on siihen käytettävien IP-lohkojen kirjavuus. Eri IP-lohkojen toiminta on varmennettu tietyssä ympäristössä, eikä ole lainkaan varmaa, toimiiko IP-lohko suunniteltavassa virtuaaliarkkitehtuurissa. Jos esimerkiksi kahden IP-lohkon tehonkulutukset ovat suuria ja nämä lohkot kommunikoivat järjestelmätasolla samanaikaisesti, aiheutuu tehonsyöttöverkosto on voimakastakin jännitevaihtelua verkoston yrittäessä antaa tehoa kummallekin lohkolle samaan aikaan. Tämä vaihtelu saattaa aiheuttaa virhetoimintoja muissa IP-lohkoissa.
Arkkitehtuuriratkaisun vaatima pinta-ala riippuu piirillä tarvittavan muistin määrästä, kohinalle sallitusta maksimiarvosta, sisäisen kommunikaation määrästä (väylien määrä/leveys) sekä myös ulkoisen kommunikaation määrästä (I/O-transistoreiden ja liityntänastojen määrä). Käytettäessä CAD-työkaluja työkalun johdotustehokkuus ja eri toiminnallisten lohkojen geometrinen yhteensopivuus vaikuttavat pinta-alaan. Myös tiedon siirtäminen pitkiä matkoja piirin osasta toiseen vaikuttaa pinta-alaan. Signaaleja täytyy "puhdistaa" toistimilla, jotka lisäävät pinta-alaa.
Arkkitehtuuriratkaisussa esiintyvät viiveet riippuvat toiminnallisten lohkojen määrästä, niiden keskinäisistä kommunikaatioriippuvuuksista, sovelluksen raskaudesta (tarvitaanko ulkoista kapasiteettia) jne. Jos käytetään valmiita IP-lohkoja, lohkojen sisäinen viive ilmoitetaan joko tietylle teknologiakirjastolle tai sitten ekvivalentteina porttiviiveinä, jolloin absoluuttinen viive riippuu teknologian valinnasta.
Arkkitehtuuriratkaisun tehonkulutus riippuu toiminnallisten lohkojen sisältämien elementtien määrästä, käyttöjännitteen suuruudesta ja käytettävästä logiikasta, kellosignaalin taajuudesta sekä kytkentäaktiivisuudesta. Kytkentäaktiivisuus kuvaa sitä, kuinka moni elementti toiminnallisessa lohkossa kytkeytyy samanaikaisesti kellosignaalin saapuessa. Koska kellotaajuudet kasvavat ja toiminnallisten lohkojen koko ja määrä kasvavat, äkilliset suuret tehopiikit alkavat rasittaa tehonsyöttöä ja häiritä herkkiä analogiaosia, jos näitä on integroitu samalle piirille.
Ratkaisuksi tähän ongelmaan sen lisäksi, että käytetään erillisiä käyttöjännitteitä digitaali- ja analogia-osille, on esitetty GALS-ratkaisua. Tämä sallii myös eritaajuisten kellosignaalien käytön eri lohkoissa, mutta ei silti välttämättä kokonaan estä äkillisten tehopiikkien muodostumista. Kaksi eritaajuista kellosignaaliakin saattavat välillä lomittua toistensa kanssa ja aiheuttaa kahden eri lohkon elementeissä tilojen (bittien) muutoksia samanaikaisesti. Tilanne pahenee, jos vielä lohkojen välinen asynkroninen kättelysignaali avaa kommunikaatioyhteyden näiden lohkojen välille, jolloin kommunikaatiosta huolehtivat ajurit lisäävät vielä omalla osuudellaan kokonaistehonkulutusta.
Edellämainitut asiat ovat vahvasti sidoksissa toisiinsa, ja siksi mahdollisimman monipuolinen arkkitehtuurikartoitus jo suunnittelun alkuvaiheessa on tärkeää. Järjestelmäpiirin suunnittelu vaatii kaikisssa vaiheissa entistä suurempien kokonaisuuksien hahmottamista sekä entistä useampien tekijöiden huomioimista ja hallintaa. Järjestelmäpiiri ei ole piiriteknologia tai -menetelmä vaan elämäntapa. *
Taustat
Kirjoittajat: DI Ilkka Saastamoinen työskentelee TTKK:n Digitaali- ja tietokonetekniikan laitoksella tutkijana "DSP and Digital Communication Systems On Chip" -tutkimusryhmässä.
TkT Jari Nurmi on Tampereen teknillisen korkeakoulun digitaali- ja tietokonetekniikan laitoksen professori ja "DSP and Digital Communication Systems On Chip" -tutkimusryhmän johtaja.
DI Tero Nurmi työskentelee Turun yliopiston elektroniikan ja tietotekniikan laboratoriossa tehden väitöskirjatyötään tutkijakoululaisena.
TkT Jouni Isoaho on Turun yliopiston elektroniikan ja tietotekniikan laboratorion professori ja johtaja.
FM Pasi Liljeberg työskentelee Turun yliopiston elektroniikan ja tietotekniikan laboratoriossa tehden väitöskirjatyötään.
FT Juha Plosila on digitaalitekniikan yliassistentti Turun yliopiston elektroniikan ja tietotekniikan laboratoriossa.
DI Piia Simonen työskentelee TTKK:n Digitaali- ja tietokonetekniikan laitoksella tutkijana "DSP and Digital Communication Systems On Chip" -tutkimusryhmässä.
Yhteystiedot: jari.nurmi@tut.fi
Tutkimus: COMPLAIN, Communication Platform Architectures for Gigascale Integration
Yhteistyössä: Nokia Mobile Phones, Nokia Networks, Nokia Multimedia Terminals, Teleste, Elektrobit, Nokia Research Center
Teknologiaohjelma: EXSITE
System-on-Chip (SoC) is taking advantage of the billion transistor capacities provided by deep submicron technologies. The design is undergoing a paradigm shift from gates and functional blocks to the interconnects and communication. On high level, the design relies on virtual architectures describing the functionalities and communication requirements between them. Gradually, the virtual wires are converted to actual physical communications. The hierarchical OSI model plays also a role in the design, describing the on-chip network, data link and physical layers.
Due to problems in keeping the large systems synchronized to high frequency clocks, the preferred architectural scheme is globally asynchronous, locally synchronous (GALS). The synchronous subsystems are based on functional IP blocks, e.g., different types of processors. The communication networks are based on interconnect IP and underlying models of the technology, possibly setting requirements for buffer insertion, signalling schemes, error correction, etc. in the physical layer.
These issues are studied in COMPLAIN (Communication Platform Architectures for Gigascale Integration) project at Tampere University of Technology (TUT) and University of Turku (UTU). This is a part of the larger Finnish SoC infrastructure consisting of national research projects, international co-operation, annual international SoC seminar in Tampere, and a dedicated graduate school TELESOC (Telecommunication System-on-Chip Integration) for PhD studies in SoC. Contact: Prof. Jari Nurmi, TUT jari.nurmi@tut.fi